當(dāng)造芯變成拼樂高。

　　文｜鄭燦城??編輯｜彭孝秋

　　來源：36氪

　　股價從9元漲到20元，僅用一周多時間。這就是Chiplet概念的魅力。

　　但該公司（大港股份，002077.SZ）卻在回函深交所時表示，自己未涉及Chiplet相關(guān)業(yè)務(wù)。

　　作為新的市場主線，Chiplet也為半導(dǎo)體指數(shù)大漲貢獻(xiàn)了新動力。整個指數(shù)從8月1日至8月8日，漲幅超過17%。IP授權(quán)也是受益Chiplet的細(xì)分板塊，頭部企業(yè)芯原股份（688521.SH）也隨之從44元漲到72元，漲幅達(dá)63%。

　　何為Chiplet？這個概念最早由美滿電子Marvell（MRVL.O）創(chuàng)始人于2015年提出，但卻在近期簽署的《2022年芯片與科學(xué)法案》被提及。即美國總統(tǒng)科學(xué)技術(shù)顧問委員會（PCAST）開始“倡議建立Chiplet平臺”。

　　后摩爾時代的鑰匙

　　Chiplet翻譯過來就是“芯?！保浜诵乃悸窞闃犯叩哪K化——將數(shù)個小芯片通過封裝技術(shù)拼裝成大芯片，以實現(xiàn)性能的提升和成本的降低。

　　在認(rèn)識Chiplet之前，我們先要熟悉半導(dǎo)體行業(yè)的幾個概念。一個是集成電路發(fā)展一直遵循的一條路線——摩爾定律。“每經(jīng)過18-24個月，芯片內(nèi)晶體管的數(shù)量就會增加一倍”。這個定律提出者為英特爾創(chuàng)始人戈登·摩爾（GordenMoore），1965年時他還在仙童半導(dǎo)體公司任職。

　　另一個是晶體管，作為芯片主要組成部分，晶體管的數(shù)量直接影響芯片性能。因此，自芯片被發(fā)明以來，科學(xué)家們就想盡辦法在一定面積里塞下更多的晶體管。簡單來說，如下圖綠色部分，寬度越小，單位面積內(nèi)能塞下的晶體管數(shù)量就越多，芯片的性能也就越高。

　　這個寬度又叫制程，或是技術(shù)節(jié)點。經(jīng)過晶圓廠對技術(shù)節(jié)點的不斷突破，時至今日，雖然頭部芯片制造廠商臺積電和三星的戰(zhàn)場已經(jīng)來到了3nm，但相鄰技術(shù)節(jié)點突破的時間間隔越來越長，即摩爾定律放緩。

　?。ňw管數(shù)量走勢圖，資料來源：Wikipedia、民生證券研究院）

　　除此之外，這個突破過程中，每一個制程的研發(fā)到量產(chǎn)都需要花費(fèi)巨額的資本投入，節(jié)點的突破也就和資本的投入不成正比。36氪了解到，5nm制程的研發(fā)投入，差不多是7nm和10nm投入總和。這就導(dǎo)致晶圓廠們在競相突破新節(jié)點的路上，有些玩家會選擇中途放棄。比如，聯(lián)華電子（UMC.N）在2018年8月宣布放棄12nm以下的先進(jìn)工藝研發(fā)；時隔不久，格羅方德宣布放棄7nm的研發(fā)。

　　然而，下游應(yīng)用非但沒有放緩對芯片性能的追求，還對芯片的“占地面積”提出了更高要求。比如TWS耳機(jī)、AR和VR等設(shè)備體積很小，因此只能將若干個芯片的性能都集中到一塊SoC（SystemonChip，片上系統(tǒng)）芯片上。

　　Chiplet就是利用了“高度”這個維度，先將原本在一個平面上的芯片拆分開來，再像積木一樣拼裝成塊。這樣不但能夠節(jié)省占地面積，使得每個小芯片有更大的空間，還能夠帶來更高的經(jīng)濟(jì)效益。

　　首先，Chiplet可以單獨流片（試生產(chǎn)），降低流片失敗的風(fēng)險。隨著技術(shù)節(jié)點的不斷提升，單顆芯片集成的IP（大芯片的功能模塊）會越來越多。根據(jù)IBS數(shù)據(jù)，7nm、5nm工藝集成的IP數(shù)量分別為178、218個。在流片時，任意一個IP出錯都會導(dǎo)致流片失敗，對芯片設(shè)計公司現(xiàn)金流造成一定的沖擊。比如7nm工藝芯片一次流片需要3000萬元成本，5nm則在4700萬以上。

　　其次，Chiplet能夠提升制造的良率?！靶酒巧匙幼龅模酒瑓s容不得‘一粒沙子’”，一位業(yè)內(nèi)人士向36氪表示。事實上，芯片是在高度無塵的環(huán)境下生產(chǎn)的，其對環(huán)境的潔凈度要求比手術(shù)室還要高。這是因為只要一粒灰塵落到芯片上就可能會導(dǎo)致芯片失效。

　　灰塵的落下往往又具有隨機(jī)性，完全不可預(yù)測。換句話說，芯片越大，沾染灰塵的可能性就越大，整體的良率就越低。國盛證券數(shù)據(jù)顯示，當(dāng)芯片整體面積在10mmX10mm時，良率達(dá)94.2%；但如果面積增加至原來的16倍，也就是40mmX40mm時，良率僅35.7%。

　　最后，Chiplet能夠提升可靠性。由于芯片制造端的限制，一枚芯片只能采用同一個技術(shù)節(jié)點。對集成了多個功能的SoC芯片來說，更高的技術(shù)節(jié)點反而會降低可靠性。比如模擬電路相關(guān)的IP就適合使用更成熟的工藝，更低的技術(shù)節(jié)點。追求過小的線寬可能會出現(xiàn)漏電、噪音等問題。

　　上述優(yōu)勢讓Chiplet相較于繼續(xù)突破先進(jìn)制程更具性價比。咨詢公司TheLinleyGroup測算，在7nm工藝下，Chiplet相較于傳統(tǒng)的單芯片方案節(jié)省成本近13%。

　　另外需要說明的是，Chiplet并不是在每一項花費(fèi)上都優(yōu)于傳統(tǒng)的解決方案，在測試和封裝環(huán)節(jié)，將一個大的芯片分成若干的小芯片反而增加了工作難度和工作量。根據(jù)Group測算，在7nm制程這兩個環(huán)節(jié)就分別需要多2%、25%的成本。

　　剩下的，交給封裝

　　雖然Chiplet技術(shù)還未成熟，但一些金字塔尖的玩家已經(jīng)開始了早期探索。比如蘋果發(fā)布的M1Ultra芯片，就是在M1Max的基礎(chǔ)上，采用蘋果的橋接技術(shù)，將兩顆5nm工藝的M1Max芯片連在一起。

　　近日，壁仞發(fā)布的GPU芯片BR100、BR104也是采用了上述方案。壁仞科技聯(lián)合創(chuàng)始人兼CTO洪洲在發(fā)布會上表示，“壁仞科技此次發(fā)布的BR104為單die（裸片）產(chǎn)品，而BR100則是采用了Chiplet技術(shù)的雙die產(chǎn)品。一次流片，形成兩款產(chǎn)品，各有優(yōu)勢與側(cè)重點，覆蓋更廣泛的應(yīng)用市場?！?/p>

　　值得注意的是，壁仞科技產(chǎn)品與蘋果產(chǎn)品是采用了不同的封裝技術(shù)將兩枚芯片“拼接”在一起。除此之外，AMD、Intel等國際知名芯片公司也都開始布局Chiplet，但還只是局限于自家的產(chǎn)品，不同芯片公司出廠的芯片無法兼容。

　　類似手機(jī)充電口和充電線之間的關(guān)系，即使現(xiàn)在有了type-C，充電設(shè)備之間兼容性還有提升的空間。何況在type-C面世之前，充電口更是五花八門。組成一個芯片系統(tǒng)的小芯片在現(xiàn)在也有很多的接口標(biāo)準(zhǔn)，比如有AMD、ARM等公司所在的GenZ聯(lián)盟；Intel、思科等公司所在的CXL聯(lián)盟等等。

　　而現(xiàn)在，類似type-C地位的芯片標(biāo)準(zhǔn)統(tǒng)一已經(jīng)在進(jìn)行中。2022年Q1，半導(dǎo)體行業(yè)頭部公司組成了Chiplet標(biāo)準(zhǔn)聯(lián)盟——UCle（UniversalChipletInterconnectExpress，通用芯?；ヂ?lián)）就定義了Chiplet的連接標(biāo)準(zhǔn)，目的是組建芯片互連生態(tài)。有了這個生態(tài)，一些成熟的IP在單獨流片之后，可以由芯片設(shè)計公司外采，降低芯片設(shè)計的成本，縮減研發(fā)時間。

　　事實上，除接口標(biāo)準(zhǔn)外，Chiplet還有三大需要解決的問題。

　　其一，Chiplet在同樣的晶體管密度下，發(fā)熱量更高。這是因為芯片和芯片之間的互聯(lián)互通始終不如晶體管相連來得直接。雖然在同等面積下塞了更多的晶體管，但功耗成了下一個需要平衡的問題；其二，目前還未推出相關(guān)的EDA軟件；

　　其三，Chiplet并不是簡單的拼樂高。芯片和芯片的相連，需要將兩顆裸片鉆孔，再通過精密的電鍍手法將電路引出相連。比如鉆孔環(huán)節(jié)，晶圓厚度僅100微米左右（1米=10^6微米），在這樣的厚度下鉆孔需要微米級的精度控制，控制得不好晶圓就會被鉆穿。

　　即使面臨諸多的挑戰(zhàn)，Chiplet仍然是后摩爾時代芯片發(fā)展的趨勢所向。